電力効率に優れるインオーダマシンは，組み込み機器やモバイル機器のような電力に制約のある環境で広く用いられている．
一方，発行キュー先頭の命令のみを発行対象とする制約をもつため，高い性能を達成することは困難である．
このため，インオーダマシンの電力効率を損なわずに性能向上させる方法が求められている．これまで発行対象を広げる研究は行われてきたが，正確な発行可能性の判定に複雑・高消費電力な機構を要するという問題があった．
そこで我々は，命令キュー先頭以外のロード命令が発行可能か予測し，先行発行する，単純・省電力な機構を提案する．SPEC CPU 2017を用いた評価では，性能が15 %程度向上した．

異常気象や自然災害の深刻化，高年齢化が進む現代社会において，食の安心安全や農作物の安定した生産が求められている．その解決策として太陽光を利用した半閉鎖環境で冷暖房や加湿，除湿等による環境制御を行い植物栽培する太陽光型植物工場が注目されている．太陽光型植物工場で農作物の安定供給，収穫量を増加させるには，植物が光合成による蒸散，吸水をいかに効率よく行える環境であるかを示す環境要素である水蒸気飽差(Vapor Pressure Deficit : VPD)の計測，制御が必要となる．本研究では，センサ間の未計測地点でのVPD分布解析を行うことで植物工場全体の栽培環境の最適化を実現するために，VPDの計測を多点センサで行うIoTシステムを提案する．

太陽光型植物工場においては，環境要素を適切に制御することで収量の増加を狙うとともに自動化を行うことで農業従事者の負担を下げる必要がある．植物の生育に関与する環境要素として本研究では二酸化炭素量に着目し，CO₂センサを高さ方向に昇降可能な自動計測装置の開発を行った．二酸化炭素量を測定することで作物の状態や正味光合成速度の解析が可能となり，作物の最適環境を算出することで栽培管理支援システムの開発につながる．計測装置の自動化により呼気の影響を排除し，昇降可能にすることで高さによるCO₂濃度分布の作成ができ，作物の状態のより詳細な測定が可能である．

近年，スマートフォンを始めとする組込み機器の普及に伴い，通信技術を用いる場面が増えてきている．そのため，機器の内部では，誤り訂正符号の一種である，リードソロモン符号が多用されている．このアルゴリズムは，表を参照してデータを変換するテーブルルックアップ処理の高速化が課題となっていた．そこで我々は，組込み機器内でマルチメディアアプリケーションを高速に処理するために開発している並列処理アーキテクチャであるCAMXを用いてリードソロモン符号の並列化を実現した．それにより，同一周波数では，他のアーキテクチャと比較して，0.28%の時間で処理できることがわかった．

近年, 生活にはロボットやAIが活躍し, 様々な場面で使われている. 特にパートナーシップロボットは人とコミュニケーションをとり, 新たなパートナーとなることが期待されるが, それらは個性がなく画一的な動きをするものや, 個性を後天的に得るものが多い. そこで本研究では, LSIチップの微細なばらつきを利用し, ロボットやAIに先天的個性を実現することを目指す. チップにはITCAMというばらつきを利用して検索結果が異なる連想メモリを使用し, 検索結果の違いを個性として表現する. ここではITCAMから生成されるばらつきを機械学習の内部重みとして利用し, 声から得られた波形を用いて学習を行い, チップの値がどのように影響するかを検証する.

近年，半導体製造技術が進歩し，低消費電力で動作が実現できる非同期式回路を利用したVLSI設計が多く採用されている．これにより，非同期式回路に対してテスト容易化設計を施した素子を用いることで，出荷時テストを容易化させることが求められている．本研究では，非同期式回路で用いられる記憶素子の1つである，2入力2出力排他制御素子（MUTEX）にスキャン設計を施したスキャンMUTEXに対して，レイアウトレベル設計を行うことで，スキャンMUTEXを非同期式回路に対して実用可能なものにより近づけることを目的とする．

CNNの効率的なFPGA実装を目的として，層多重化構造に適したCNNの設計手法を提案する。CNNの層多重化に際して，層によってチャネル数が異なることで，1画素あたりの畳み込み演算量が変化し，メモリ・アクセス方法を共通化できない問題がある。提案手法では，適応的にグループ化畳み込みを適用して演算量変化を相殺することで，この問題を解決する。本手法を適用した結果，VGG16における畳み込み層のパラメータ数を82％削減する効果を確認した。また，PWConv層をZCU102にマッピングした結果，特徴マップデータを格納するメモリ容量を76%削減しつつ，各層のメモリ・アクセス方法を共通化できることを確認した。

単眼深度推定ネットワークのFPGA実装に向けた軽量化を目的として，Separable畳み込みを用いた軽量化手法を提案する。従来のFCRNは高精度な単眼深度推定が行える一方で，膨大な演算量を必要とする点に問題があった。そこで，FCRNにSeparable畳み込みを適用することで，精度を維持しつつ軽量化を図る手法を提案する。提案手法を評価した結果，推定誤差を1%以内に抑えつつ，ネットワーク全体のパラメータ数を1/10に削減可能であることを確認した。

畳み込み演算は，信号処理や画像処理などの分野で使用されているが，演算量が多く処理に時間がかかる．本研究では畳み込み演算に2次元の高速フーリエ変換(FFT)を用い，FPGA上でハードウェアに実装することで高速化を図る．ハードウェア化することで，パイプライン処理や並列処理が可能となり，処理時間が短縮され高速化できると期待される．本研究ではFFTと畳み込み演算の回路を設計し，回路構成及び速度・規模の評価を行った．

インコヒーレントディジタルホログラフィは3次元計測技術の一つである．レーザを用いずに干渉縞画像（ホログラム）を撮影できるため，屋外での3次元像の撮影手法として期待されている．一方で被写体の3次元像を再構成するためには回折計算を行う必要があり，計算コストは高くリアルタイムな再生は困難である．本研究では，リアルタイムな3次元カラーイメージングを目指して，カラー回折計算回路のFPGA実装を行う．これまで設計してきた単波長の回折計算回路を1台のFPGAに3つ実装し，3波長分の回折計算を並列に行うことで，像再生計算の高速化を検討したため報告する．

本研究は電力解析攻撃のひとつである相関電力解析が入力のハミング距離と消費電力の関係から内部情報を漏洩させることに着目し，この関係が実際のLSI設計時のツールを用いて消費電力シミュレーションで確認できるか確かめた．標準化された暗号であるAESの換字処理を担当するSBoxへの入力値のハミング距離と，その消費電力の関係を45nmプロセスのオープンセルライブラリを用いてシミュレーションし，実際にその関係が存在することを確かめた．この結果，暗号化処理の換字と復号処理時の換字の両方で極めて類似性の高い電力消費の傾向が存在することが明らかとなった．加えて本稿はこの高い類似性を活用した攻撃対策の実現可能性について議論している．

LSI開発において，フォトマスク製造後に発生する設計変更要求（ECO：Engineering Change Order）への対応の実現可能性向上，および修正に伴う遅延増大の抑制を目的として，多ゲートRECONセルおよびそれらのセルを用いた論理再合成手法を提案する。提案する多ゲートRECONセルは，従来のメタル配線の変更によって再構成可能なRECONセルでは利用されなかったトランジスタを有効活用することで，1つのセル内に複数の機能を実装可能とする点を特徴とする。提案手法を実装・評価した結果，スペアセル割当て成功率が平均2.3 pt向上し，slack減少量を平均12.9%抑制できることを確認した。

AI技術をエッジデバイス上で動作させるエッジAIは，通信コストの削減や通信遅延が発生しないなどの利点があり，注目が集まっている．しかし，AIの演算量は膨大であり，エッジデバイス上で高速に推論処理を行うのは難しい．私の研究は，「画像認識モデルResNet50の推論をエッジデバイス上で高速に処理する手法の検討」である．本研究では，エッジデバイスとして，SoC FPGAボードであるUltra96v2を，AIモデルとしてResNet50を使用する．ResNet50の構造の特徴として，Conv2D層の次層に必ずBatch Normalization層が存在し，その次層にActivation層が存在する場合がある．この特徴を利用し，Conv2D層とBatch Normalization層，Activation層をエッジデバイス上でまとめて処理することでResNetの処理の高速化に成功した．

近年エッジAIが注目されている．しかし，AI処理は計算量が多く，性能の低いエッジ端末上で高速に推論処理を行うことは難しいという問題点がある．そこで，本研究ではエッジ端末としてSoC FPGAを採用し，高負荷なAI処理をFPGAで，その他の処理をCPUで行うことで，精度を保ったままFPGAとCPUの協調動作によって20倍の高速化を目標に行った．AIモデルとして「RegNet」を採用し，推論処理内の4種類の畳み込み演算を高速化する回路を開発した．その結果，10倍以上推論時間を高速化できた．さらにソフトウェア側でメモリやデータの扱いに工夫をすることで、高速化を行った．

近年，セキュリティや通信環境に左右されないエッジ端 末上でAIを動作させるエッジAIが注目されている．しか しエッジ端末では性能が低いものが多く，ディープラーニ ングによる物体検出に時間がかかってしまう．そこで，畳み込み演算と活性化関数のSwish関数の演算を行う回路を作成し，Conv2D層とActivation層を回路で，それ以外をCPUで実行する．Activation層のSwish関数については，演算量の少ないHardSwish関数を使用する．評価には，COCOデータセットで学習されたYOLOv5sモデルを使用し，YOLOv5の推論時間とConv2D層とActivations層の処理時間で評価を行う．結果として，CPUのみと比較して回路を使用した場合，推論時間は約14.6倍，Conv2D層とActivations層の処理時間は16.7倍の高速化を行うことができた．

近年，エッジAIが注目を集めている．エッジAIとは携帯電話や車載機などの安価な端末で推論を行うAIである．エッジAIエッジAIは通信環境を必要としないため，推論データのやり取りによる遅延が無く，セキュリティ面に優れていることが特徴である．しかし，複雑な処理を行うと精度と速度のどちらかを犠牲にする必要があり，エッジAIのメリットを生かすことが困難である．本研究ではエッジAIの精度を維持しつつ処理速度の高速化を検討する．使用機器はUltra96-V2である．また，使用する深層学習モデルはYOLOv7である．使用機器であるUltra96-V2は同一チップ上にCPUとFPGAが存在するため，計算量の多い処理をFPGAで動作させる．

近年, AI技術は進化し続けている. 中でもエッジ端末上で動作させる「エッジAI」が注目されている. しかし, エッジ端末は性能が低く, AIを高速に動作させることは難しい. そこで SoC FPGAを用い, エッジAIにおける推論処理の高速化に取り組んできた. その中で, FPGA側とCPU側の間でデータの転送にかかる時間が非常に大きく, 実行時間全体に占める割合が大きくなったことからデータ転送時間の削減を行う必要がでてきた. そこで本研究では, FPGA上で連続してハードウェア処理を行える場合, 共有メモリ内に保持されている演算結果を直接読み出し, 入力として利用することで, 制御信号のみの少ないやり取りで処理を続けられるよう変更を加えた.

近年，自動運転技術の発展や不審な人物の検知の必要性から姿勢推定と呼ばれる技術が注目されている．しかし，精度と高速化の両立が難しいといった問題点がある。そこで，姿勢推定モデルを高いニーズがあるエッジAIを使用して精度を落とさずに高速化を図ることを目的とする．使用するモデルとしては，2021年にGoogleが公開した従来の姿勢推定モデルよりも高速かつ高精度な「MoveNet」を使用し，エッジAIはSoC FPGAボードであるUltra96v2を使用する．提案する手法としては，複雑な処理のアルゴリズムをCPU上で処理し，単純な動作を繰り返す処理の部分を，FPGAによる回路化を図ることにより高速に動作できるようにする．

エッジAIとは、エッジデバイスと呼ばれる安価な端末上で推論処理を行う技術である。エッジAIの利点として、通信量・処理時間を削減できる点、データの漏洩リスクを低減できる点が利点としてあげられる。デメリットとしては、エッジデバイスの処理性能が劣る点があげられる。エッジAIの高速化のために、FPGAによってAIの特定の層を回路化する手法がある。回路を最大限に活用するためには、回路設計に適したソフトウェア部を作成する必要がある。そこで、本研究では、C++AI推論ライブラリに向けた機械学習モデルの構造最適化ツールの作成を行い、ソフトウェア部処理時間の削減と回路設計の作業時間の削減を実現した。