第200回SLDM研究発表会（デザインガイア2022）
第200回システムとLSIの設計技術研究発表会（デザインガイア2022）
この度の新型コロナウイルス感染症の情勢を鑑み，本研究発表会は現地開催とオンラインを併用したハイブリッド開催で行います．
参加を希望される方は，以下「参加申込」をご参照の上，情報処理学会マイページから参加申込をお願いいたします ．非会員の方もマイページを開設してお申し込みください．参加申込をしていただくと，オンラインミーティング情報や研究報告のダウンロード方法を記載したメールをお送りします．参加費無料の研究会登録会員/ジュニア会員も，URLの取得と参加者数の把握のため，マイページより参加申込をしてくださいますようお願いいたします．
参考資料：全国大会時のZoom利用の手引き
参加を希望される方は，以下「参加申込」をご参照の上，情報処理学会マイページから参加申込をお願いいたします ．非会員の方もマイページを開設してお申し込みください．参加申込をしていただくと，オンラインミーティング情報や研究報告のダウンロード方法を記載したメールをお送りします．参加費無料の研究会登録会員/ジュニア会員も，URLの取得と参加者数の把握のため，マイページより参加申込をしてくださいますようお願いいたします．
参考資料：全国大会時のZoom利用の手引き
参加申込のご案内
日程：2022年11月28日(月)～30日(水)
会場：金沢市文化ホールとオンラインのハイブリッド開催
会場：金沢市文化ホールとオンラインのハイブリッド開催
〒920-0864 石川県金沢市高岡町15-1
https://www.bunka-h.gr.jp/access/
議題：デザインガイア2022 -VLSI設計の新しい大地-
協賛：
IEEE CEDA All Japan Joint Chapter
IEEE CASS Japan Joint Chapter
IEEE SSCS Kansai Chapter
IEEE CASS Kansai Chapter
申込締切 ：
現地参加：2022年11月25日
オンライン参加：2022年11月30日
※現地での参加申込受付は行いませんので事前にマイページからお申込みをお願いいたします。
※現地参加の方は、参加申込以外に11月25日(金)23:59までに、以下に記載のフォームより参加日・居住市町村、および連絡先をご登録ください。
※現在非会員の方などはマイページ開設にお時間がかかる場合もございます。また、参加申込返信メールが迷惑メールと判定されてメール不達となることもありますので、お早目にお申込みくださいますようお願いいたします（メールが届かない場合は、参加費のご入金前に、再度申込画面で他のメールアドレスを入力してお申込みしてください（お申込み情報は上書きされます））。
【当日会場にて参加される方へのお願い】
（1）11月25日(金)23:59までに、以下のフォームより参加日・居住市町村、および連絡先をご登録ください。
https://forms.gle/soLERosbmoUtsgeQ8
仮に後日参加者の中からコロナウイルス感染が出た場合に連絡できるよう、記録を保管致します。
必要に応じて保健所等への公的機関へ提供され得ることをご了承ください。
（2）発熱や咳、全身痛などの症状がある場合、行事への参加前に医療機関にご連絡のうえ、受診いただきますようお願いいたします。
また、体温が37.5度以上ある場合は、会場での参加はお断りします。
厚生労働省新型コロナウイルス感染症電話相談窓口
TEL：0120-565653（フリーダイヤル） 午前9時～午後9時まで 日本語対応
（3）風邪や季節性インフルエンザ対策と同様に、咳エチケットや頻繁な手洗い、手指消毒など感染症対策に努めるようお願いします。
（4）会場ではマスクの着用をお願いいたします。また、受付に設置のアルコール消毒液を必ずご利用ください。
（5）ご自身の体調に不安がある場合は、オンラインでご参加くださいますようお願いいたします。
（6）運営スタッフなどがマスクを着用して対応します。あらかじめご了承くださるようお願いいたします。
皆さまの健康と安全のためにご理解・ご協力のほど、よろしくお願いいたします。
参加費：
申込方法 ：
＊＊お申込みの際の注意事項＊＊
研究報告について：
参加申込をしていただいた方にお送りするメールに、研究報告をダウンロードするためのID・パスワード等を記載しております。
研究会登録会員の方は 電子図書館(情報学広場) からもダウンロード可能です。
研究報告は開催初日の1週間前（＝公知日）に公開となります。
領収書について：
領収書は入金後にマイページよりダウンロード出来ます。
領収書は1回しか発行できませんので、日付、宛名、但し書きをよく確認してから発行してください。
クレジットカード決済の場合は即時発行が可能ですが、それ以外は入金済になるまで2～14営業日程かかります。
参考）マイページの利用方法：お支払い ／ マイページに関するよくある質問
参加申込に関する照会先：
〒101-0062 東京都千代田区神田駿河台1-5 化学会館4F
一般社団法人 情報処理学会 調査研究 研究部門 E-mail：sig [at] ipsj.or.jp
当日運営やプログラムに関する照会先 ：
＊ご不明な点は以下のアドレス宛にメールでお問い合わせ下さい．
vld-gaia22 [at] mail.ieice.org
＊各担当窓口
SLDM 川村一志（東工大），今川隆司（明治大）
VLD 宮村信（ナノブリッジ・セミコンダクター），今井雅（弘前大）
RECONF 佐野健太郎（理研），柴田裕一郎（長崎大）
ICD 新居浩二（TSMCデザインテクノロジージャパン），塩見準（阪大）
DC 宮瀬紘平（九工大），白 旭（ナノブリッジ・セミコンダクター）
ローカル 井口寧（北陸先端大）
https://www.bunka-h.gr.jp/access/
議題：デザインガイア2022 -VLSI設計の新しい大地-
協賛：
IEEE CEDA All Japan Joint Chapter
IEEE CASS Japan Joint Chapter
IEEE SSCS Kansai Chapter
IEEE CASS Kansai Chapter
申込締切 ：
現地参加：2022年11月25日
オンライン参加：2022年11月30日
※現地での参加申込受付は行いませんので事前にマイページからお申込みをお願いいたします。
※現地参加の方は、参加申込以外に11月25日(金)23:59までに、以下に記載のフォームより参加日・居住市町村、および連絡先をご登録ください。
※現在非会員の方などはマイページ開設にお時間がかかる場合もございます。また、参加申込返信メールが迷惑メールと判定されてメール不達となることもありますので、お早目にお申込みくださいますようお願いいたします（メールが届かない場合は、参加費のご入金前に、再度申込画面で他のメールアドレスを入力してお申込みしてください（お申込み情報は上書きされます））。
【当日会場にて参加される方へのお願い】
（1）11月25日(金)23:59までに、以下のフォームより参加日・居住市町村、および連絡先をご登録ください。
https://forms.gle/soLERosbmoUtsgeQ8
仮に後日参加者の中からコロナウイルス感染が出た場合に連絡できるよう、記録を保管致します。
必要に応じて保健所等への公的機関へ提供され得ることをご了承ください。
（2）発熱や咳、全身痛などの症状がある場合、行事への参加前に医療機関にご連絡のうえ、受診いただきますようお願いいたします。
また、体温が37.5度以上ある場合は、会場での参加はお断りします。
厚生労働省新型コロナウイルス感染症電話相談窓口
TEL：0120-565653（フリーダイヤル） 午前9時～午後9時まで 日本語対応
（3）風邪や季節性インフルエンザ対策と同様に、咳エチケットや頻繁な手洗い、手指消毒など感染症対策に努めるようお願いします。
（4）会場ではマスクの着用をお願いいたします。また、受付に設置のアルコール消毒液を必ずご利用ください。
（5）ご自身の体調に不安がある場合は、オンラインでご参加くださいますようお願いいたします。
（6）運営スタッフなどがマスクを着用して対応します。あらかじめご了承くださるようお願いいたします。
皆さまの健康と安全のためにご理解・ご協力のほど、よろしくお願いいたします。
参加費：
|
参加費（研究報告／税込）
|
|
|---|---|
| 参加種別 | 金額 |
| SLDM研究会登録会員／ジュニア会員 | 0円 |
| 情報処理学会名誉会員、正会員、賛助会員 | 2,000円 |
| 情報処理学会学生会員 | 500円 |
| 非会員(一般/学生) | 3,000円 |
申込方法 ：
| 以下アイコンのいずれかよりお申込みください。 ※非会員の方もマイページ開設が必要です。開設には費用はかかりません。    |
＊＊お申込みの際の注意事項＊＊
- 参加申込にてご提供頂いた個人情報は、情報処理学会プライバシーポリシーに則って適切に管理します。 なお、研究会幹事より直接ご連絡させていただく場合もございますのでご了承願います。 参考） 情報処理学会プライバシーポリシー
- 参加費のお支払いはマイページより12月7日(水)までにお願いいたします。会場での支払いは受け付けませんので、マイページからお支払いくださいますようお願いいたします。請求書・見積書・納品書・領収書もマイページよりダウンロード可能です。 参考） マイページの利用方法：お支払い
- 参加申込返信メールが迷惑メールと判定されてメール不達となることがございます。その場合は、参加費のご入金前に、再度申込画面で他のメールアドレスを入力してお申込みください（お申込み情報は上書きされます）。
- 参加申込後は申込キャンセルは出来ませんのでご注意ください。また、ご入金後の返金もいたしかねますので、参加種別等をご確認の上お申し込みください。
研究報告について：
参加申込をしていただいた方にお送りするメールに、研究報告をダウンロードするためのID・パスワード等を記載しております。
研究会登録会員の方は 電子図書館(情報学広場) からもダウンロード可能です。
研究報告は開催初日の1週間前（＝公知日）に公開となります。
領収書について：
領収書は入金後にマイページよりダウンロード出来ます。
領収書は1回しか発行できませんので、日付、宛名、但し書きをよく確認してから発行してください。
クレジットカード決済の場合は即時発行が可能ですが、それ以外は入金済になるまで2～14営業日程かかります。
参考）マイページの利用方法：お支払い ／ マイページに関するよくある質問
参加申込に関する照会先：
〒101-0062 東京都千代田区神田駿河台1-5 化学会館4F
一般社団法人 情報処理学会 調査研究 研究部門 E-mail：sig [at] ipsj.or.jp
当日運営やプログラムに関する照会先 ：
＊ご不明な点は以下のアドレス宛にメールでお問い合わせ下さい．
vld-gaia22 [at] mail.ieice.org
＊各担当窓口
SLDM 川村一志（東工大），今川隆司（明治大）
VLD 宮村信（ナノブリッジ・セミコンダクター），今井雅（弘前大）
RECONF 佐野健太郎（理研），柴田裕一郎（長崎大）
ICD 新居浩二（TSMCデザインテクノロジージャパン），塩見準（阪大）
DC 宮瀬紘平（九工大），白 旭（ナノブリッジ・セミコンダクター）
ローカル 井口寧（北陸先端大）
プログラム
11月28日(月)
■ オープニング（B会場）（13：00～13：05）
■【VLD】VLSI設計技術（B会場）（13：05～14：45）
座長：宮村信（ナノブリッジ・セミコンダクター）
(1)/VLD 13:05 - 13:30
FPGA-SoMを用いたASIC試作チップ評価システムの構築
○今井 雅（弘前大）・吉瀬謙二（東工大）・米田友洋（NII）
(2)/VLD 13:30 - 13:55
並列プレフィックス加算器の構造・桁並び同時最適化に関する考察
○金子峰雄（北陸先端大）
(3)/VLD 13:55 - 14:20
集合対間配線問題に対するSATを用いた配線手法
○長倉光輝・横屋凛太郎・藤吉邦洋（東京農工大）
(4)/VLD 14:20 - 14:45
多様なCGRAを実現するDiplomacyを活用した設計手法の検討
○小島拓也・齋藤 真・中村 宏（東大）
■ IEEE CASS 招待講演（A会場）（13：00～14：00）
[IEEE CASS 招待講演] IEEE論文誌投稿のススメ
○関屋大雄（千葉大）
■ IEEE CASS ショートプレゼンテーション（A会場）（14：00～16：15）
[IEEE CASS ショートプレゼンテーション]
■【DC】高信頼LSI設計技術（B会場）（15：00～15：50）
座長：宮瀬紘平（九工大）
(5)/DC 15:00 - 15:25
近似演算を用いる乗算器に対するテストパターン削減について
○東海翔午・赤松大地・四柳浩之・橋爪正樹（徳島大）
(6)/DC 15:25 - 15:50
動作電圧引き下げによる低消費電力ニューラルネットワークのための6T-8TハイブリッドSRAM
○余 若曦・難波一輝（千葉大）
■ ポスターセッション（展示室）（16：15～18：00）
【RECONF】
(P-1) 敵対的サンプル攻撃対策をVitis-AIで実現するためのモデル量子化手法の実装と評価
福田悠太（立命館大学）
(P-2) マルチFPGAシステムの高位合成シミュレーション手法に関する検討
池原陽大（長崎大学）
(P-3) 穀物の草丈の精密計測を対象とするステレオマッチングのKria SOMによる実装
中川 諒（筑波大学）
【DC】
(P-4) 遅延検査容易化設計を用いるPUF回路の周囲温度による動作性能調査
大濱瑛祐（徳島大学）
(P-5) 近似演算を用いる乗算器に対するテストパターン削減について
東海翔午（徳島大学）
(P-6) 3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価
高見圭悟（徳島大学）
【ICD】
(P-7) スケーラブル型全結合イジングマシン内部の相互作用半減による独立した2つのイジングマシンの実装
北原伸次朗（東京理科大学）
(P-8) 大きさの異なる2つのコプレーナ型静電容量センサを用いた液滴の接触角推定手法
古田 翼（滋賀県立大学）
【VLD】
(P-9) 極低温65nm-CMOS回路設計ライブラリの構築
阪本利司（ナノブリッジ・セミコンダクター）
(P-10) MTJベース不揮発性フリップフロップの最適ストア時間に関する解析式の提案
横山大輝（芝浦工大）
(P-11) ボロノイ分割と繰り返し改善によるマスク最適化手法
野中尚貴（会津大）
(P-12) ハードウェアトロイの挿入された計算機が齎す誤りの検知と対策
葛西巧朗（弘前大）
11月29日(火)
■【DC】高信頼LSIテスト技術（A会場）（09：15～10：30）
座長：宮瀬紘平（九工大）
(7)/DC 09:15 - 09:40
識別可能ハードウェア要素ペア数最大化のためのコントローラの制御信号のドントケア割当て法
○大塚裕衣・千田祐弥・徐 浩豊・細川利典（日大）・山崎浩二（明大）
(8)/DC 09:40 - 10:05
RTL故障診断容易化設計に基づくテスト生成法
○千田祐弥・細川利典（日大）・山崎浩二（明大）
(9)/DC 10:05 - 10:30
組込み自己テストにおける複数ランダムレジスタント縮退故障のシード生成法
○三浦 怜・細川利典（日大）・吉村正義（京都産大）
■【RECONF】FPGAコンピューティング（A会場）（10：45～12：00）
座長：佐野健太郎（理研）
(10)/RECONF 10:45 - 11:10
自律駆動DMAエンジンを搭載したFPGA演算システム
○横野智也・山部芳朗・田仲顕至・有川勇輝・石崎晃朗（NTT）
(11)/RECONF 11:10 - 11:35
M-KUBOSマルチFPGAシステムにおけるHLS向けメッセージパッシングインタフェースの実装
○弘中和衛・飯塚健介・天野英晴（慶大）
(12)/RECONF 11:35 - 12:00
マルチFPGAシステムの高位合成シミュレーション手法に関する検討
○池原陽大・本吉圭吾・福田航生・眞邉泰斗・柴田裕一郎（長崎大）・上野知洋・佐野健太郎（理研）
−−− 休憩（ 75分 ） −−−
■ 基調講演（A会場）（13：15～14：05）
座長：神宮司明良（東工大）
[基調講演] More Moore時代を支える半導体パッケージテクノロジーの展望
○西尾俊彦（株式会社 SBRテクノロジー）
■【ICD】イジングマシン、ハードウェアセキュリティ（A会場）（14：15～15：30）
座長：内山真郷（東芝）
(13)/ICD 14:15 - 14:40
スケーラブル型全結合イジングマシン内部の相互作用半減による独立した2つのイジングマシンの実装
○北原伸次朗・遠藤あかり・惠 太一・河原尊之（東京理科大）
(14)/ICD 14:40 - 15:05
暗号モジュール搭載チップのシステムレベルセキュリティ評価
○松丸琢弥・門田和樹（神戸大）・沖殿貴朗（SCU）・三木拓司・永田 真（神戸大）
(15)/ICD 15:05 - 15:30
セキュア半導体システムにおける電源結合網の評価
○眞柴 将・門田和樹（神戸大）・沖殿貴明（SCU）・三木拓司・永田 真（神戸大）
■【VLD】イジングモデル（A会場）（15：45～17：25）
座長：パリジ マチュー（富士通）
(16)/VLD 15:45 - 16:10
イジングモデル係数へのノイズ付与によるイジングマシン高精度化手法
○吉村友和・白井達彦・多和田雅師・戸川 望（早大）
(17)/VLD 16:10 - 16:35
外部磁場の調整によるイジングマシンへの初期解擬似導入手法
○川上蒼馬（早大）・巴 徳瑪・大野乾太郎・八木哲志・寺本純司（NTT）・戸川 望（早大）
(18)/VLD 16:35 - 17:00
イジングマシンを繰り返し用いるイテレーティブアニーリング手法と組合せ最適化問題の評価
○深田佳佑（早大）・パリジ マチュー（早大/富士通）・富田憲範（富士通）・戸川 望（早大）
(19)/VLD 17:00 - 17:25
基底状態の破壊を検出可能な係数分割によるイジングモデルのビット幅削減
○谷地悠太・多和田雅師・戸川 望（早大）
■ 招待講演（A会場）（17：40～18：30）
座長：塩見準（阪大）
[招待講演] More Mooreを切り拓く最先端ロジック設計技術～Design Technology Platform～
○安井卓也（TSMCデザインテクノロジージャパン株式会社）
11月30日(水)
■【VLD】回路モデリングおよびDFM手法（A会場）（09：30～11：10）
座長：今井雅（弘前大）
(20)/VLD 09:30 - 09:55
極低温65nm-CMOS回路設計ライブラリの構築
○阪本利司・宮村 信・船橋一訓・岡本浩一郎・多田宗弘（NBS）・田中貴久・内田 健（東大）・石黒仁揮（慶大）
(21)/VLD 09:55 - 10:20
MTJベース不揮発性フリップフロップの最適ストア時間に関する解析式の提案
○横山大輝・宇佐美公良（芝浦工大）・亀井愛佳・天野英晴（慶大）
(22)/VLD 10:20 - 10:45
LUTベースの光強度推定による高速なSRAF最適化手法
○齊藤颯太・高橋篤司（東工大）
(23)/VLD 10:45 - 11:10
ボロノイ分割と繰り返し改善によるマスク最適化手法
○野中尚貴・小平行秀（会津大）・高橋篤司（東工大）・児玉親亮（キオクシア）
■【ICD】ハードウェアデザイン（B会場）（09：30～11：10）
座長：萩原汐（富士通）
(24)/ICD 09:30 - 09:55
大きさの異なる2つのコプレーナ型静電容量センサを用いた液滴の接触角推定手法
○古田 翼・土谷 亮・井上敏之・岸根桂路（滋賀県立大）
(25)/ICD 09:55 - 10:20
帯域内位相雑音の低減に向けた3次MASH型ΔΣFDCに基づくデジタル位相同期回路の設計
○岩下僚我・徐 祖楽・長田 将・柴田凌弥・熊野 陽・飯塚哲也（東大）
(26)/ICD 10:20 - 10:45
深層学習を用いた高精細動画像向け階層型物体検出システム
○堀川雄生・菅谷 真・吉田錬平・増子和磨・松村哲哉（日大）
(27)/ICD 10:45 - 11:10
ニューロンCMOSインバータを用いたFGC付き4入力可変論理回路のチップ試作とその評価
○伊藤祥磨・西口大嗣・福原雅朗（東海大）
−−− 休憩（ 90分 ） −−−
■ 表彰式（A会場）（12：40～13：20）
■ 基調講演（A会場）（13：20～14：10）
座長：宮村信（ナノブリッジ・セミコンダクター）
[基調講演] More Moore時代をさらに拓くCMOSデバイス技術
○若林 整（東京工業大学）
■【DC】高信頼LSI設計と評価（A会場）（14：20～15：35）
座長：白旭（東北大）
(28)/DC 14:20 - 14:45
遅延検査容易化設計を用いるPUF回路の周囲温度による動作性能調査
○大濱瑛祐・四柳浩之・橋爪正樹（徳島大）
(29)/DC 14:45 - 15:10
3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価
○高見圭悟・四柳浩之・橋爪正樹（徳島大）
(30)/DC 15:10 - 15:35
軽量なワンタイムパスワード認証方式を用いたJTAGアクセス機構のFPGA実装と面積評価
○岡本 悠・馬 竣・王 森レイ・甲斐 博・高橋 寛（愛媛大）・清水明宏（高知工科大）
■【SLDM】設計技術（B会場）（14：45～15：35）
座長：多和田雅師（早大）
(31)/SLDM 14:45 - 15:10
3D Stacked SRAMを活用したHPC向けメモリアーキテクチャの検討
○萩原 汐（富士通）・幸 朋矢（東工大）・吉川隆英（富士通）・遠藤敏夫（東工大）
(32)/SLDM 15:10 - 15:35
マルチコアプロセッサ自動設計ツールFabScalar-RISCVに対応した同期機構の実装と評価
○柏森風介・佐々木敬泰（愛知県立大）
■【RECONF】FPGA応用（A会場）（15：50～17：30）
座長：柴田裕一郎（長崎大）
(33)/RECONF 15:50 - 16:15
FPGAにおける差動信号入力を用いた確率共鳴回路の設計と試作
○塚原彰彦・趙 崇貴・田中慶太・本間章彦・内川義則（東京電機大）
(34)/RECONF 16:15 - 16:40
高速シリアルトランシーバ向けの汎用型ビットエラーテスタの検討
○玉城玖之・長名保範（琉球大）
(35)/RECONF 16:40 - 17:05
敵対的サンプル攻撃対策をVitis-AIで実現するためのモデル量子化手法の実装と評価
○福田悠太・吉田康太・藤野 毅（立命館大）
(36)/RECONF 17:05 - 17:30
穀物の草丈の精密計測を対象とするステレオマッチングのKria SOMによる実装
○中川 諒・山口佳樹（筑波大）・イマン フィルマンシャー（BRIN）
■【VLD】ハードウェアトロイおよびFPGA実装（B会場）（16：15～17：30）
座長：小平行秀（会津大）
(37)/VLD 16:15 - 16:40
FPGA Implementation of Learned Image Compression
○Heming Sun（Waseda U）・Qingyang Yi（UTokyo）・Jiro Katto（Waseda U）・Masahiro Fujita（UTokyo）
(38)/VLD 16:40 - 17:05
消費電力波形の形状を考慮したIoTデバイス異常動作検知手法のFPGAへの適用
○久古幸汰・戸川 望（早大）
(39)/VLD 17:05 - 17:30
ハードウェアトロイの挿入された計算機が齎す誤りの検知と対策
○葛西巧朗・今井 雅（弘前大）
※一般講演：発表20分＋質疑応答5分
■ オープニング（B会場）（13：00～13：05）
■【VLD】VLSI設計技術（B会場）（13：05～14：45）
座長：宮村信（ナノブリッジ・セミコンダクター）
(1)/VLD 13:05 - 13:30
FPGA-SoMを用いたASIC試作チップ評価システムの構築
○今井 雅（弘前大）・吉瀬謙二（東工大）・米田友洋（NII）
(2)/VLD 13:30 - 13:55
並列プレフィックス加算器の構造・桁並び同時最適化に関する考察
○金子峰雄（北陸先端大）
(3)/VLD 13:55 - 14:20
集合対間配線問題に対するSATを用いた配線手法
○長倉光輝・横屋凛太郎・藤吉邦洋（東京農工大）
(4)/VLD 14:20 - 14:45
多様なCGRAを実現するDiplomacyを活用した設計手法の検討
○小島拓也・齋藤 真・中村 宏（東大）
■ IEEE CASS 招待講演（A会場）（13：00～14：00）
[IEEE CASS 招待講演] IEEE論文誌投稿のススメ
○関屋大雄（千葉大）
■ IEEE CASS ショートプレゼンテーション（A会場）（14：00～16：15）
[IEEE CASS ショートプレゼンテーション]
■【DC】高信頼LSI設計技術（B会場）（15：00～15：50）
座長：宮瀬紘平（九工大）
(5)/DC 15:00 - 15:25
近似演算を用いる乗算器に対するテストパターン削減について
○東海翔午・赤松大地・四柳浩之・橋爪正樹（徳島大）
(6)/DC 15:25 - 15:50
動作電圧引き下げによる低消費電力ニューラルネットワークのための6T-8TハイブリッドSRAM
○余 若曦・難波一輝（千葉大）
■ ポスターセッション（展示室）（16：15～18：00）
【RECONF】
(P-1) 敵対的サンプル攻撃対策をVitis-AIで実現するためのモデル量子化手法の実装と評価
福田悠太（立命館大学）
(P-2) マルチFPGAシステムの高位合成シミュレーション手法に関する検討
池原陽大（長崎大学）
(P-3) 穀物の草丈の精密計測を対象とするステレオマッチングのKria SOMによる実装
中川 諒（筑波大学）
【DC】
(P-4) 遅延検査容易化設計を用いるPUF回路の周囲温度による動作性能調査
大濱瑛祐（徳島大学）
(P-5) 近似演算を用いる乗算器に対するテストパターン削減について
東海翔午（徳島大学）
(P-6) 3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価
高見圭悟（徳島大学）
【ICD】
(P-7) スケーラブル型全結合イジングマシン内部の相互作用半減による独立した2つのイジングマシンの実装
北原伸次朗（東京理科大学）
(P-8) 大きさの異なる2つのコプレーナ型静電容量センサを用いた液滴の接触角推定手法
古田 翼（滋賀県立大学）
【VLD】
(P-9) 極低温65nm-CMOS回路設計ライブラリの構築
阪本利司（ナノブリッジ・セミコンダクター）
(P-10) MTJベース不揮発性フリップフロップの最適ストア時間に関する解析式の提案
横山大輝（芝浦工大）
(P-11) ボロノイ分割と繰り返し改善によるマスク最適化手法
野中尚貴（会津大）
(P-12) ハードウェアトロイの挿入された計算機が齎す誤りの検知と対策
葛西巧朗（弘前大）
11月29日(火)
■【DC】高信頼LSIテスト技術（A会場）（09：15～10：30）
座長：宮瀬紘平（九工大）
(7)/DC 09:15 - 09:40
識別可能ハードウェア要素ペア数最大化のためのコントローラの制御信号のドントケア割当て法
○大塚裕衣・千田祐弥・徐 浩豊・細川利典（日大）・山崎浩二（明大）
(8)/DC 09:40 - 10:05
RTL故障診断容易化設計に基づくテスト生成法
○千田祐弥・細川利典（日大）・山崎浩二（明大）
(9)/DC 10:05 - 10:30
組込み自己テストにおける複数ランダムレジスタント縮退故障のシード生成法
○三浦 怜・細川利典（日大）・吉村正義（京都産大）
■【RECONF】FPGAコンピューティング（A会場）（10：45～12：00）
座長：佐野健太郎（理研）
(10)/RECONF 10:45 - 11:10
自律駆動DMAエンジンを搭載したFPGA演算システム
○横野智也・山部芳朗・田仲顕至・有川勇輝・石崎晃朗（NTT）
(11)/RECONF 11:10 - 11:35
M-KUBOSマルチFPGAシステムにおけるHLS向けメッセージパッシングインタフェースの実装
○弘中和衛・飯塚健介・天野英晴（慶大）
(12)/RECONF 11:35 - 12:00
マルチFPGAシステムの高位合成シミュレーション手法に関する検討
○池原陽大・本吉圭吾・福田航生・眞邉泰斗・柴田裕一郎（長崎大）・上野知洋・佐野健太郎（理研）
−−− 休憩（ 75分 ） −−−
■ 基調講演（A会場）（13：15～14：05）
座長：神宮司明良（東工大）
[基調講演] More Moore時代を支える半導体パッケージテクノロジーの展望
○西尾俊彦（株式会社 SBRテクノロジー）
■【ICD】イジングマシン、ハードウェアセキュリティ（A会場）（14：15～15：30）
座長：内山真郷（東芝）
(13)/ICD 14:15 - 14:40
スケーラブル型全結合イジングマシン内部の相互作用半減による独立した2つのイジングマシンの実装
○北原伸次朗・遠藤あかり・惠 太一・河原尊之（東京理科大）
(14)/ICD 14:40 - 15:05
暗号モジュール搭載チップのシステムレベルセキュリティ評価
○松丸琢弥・門田和樹（神戸大）・沖殿貴朗（SCU）・三木拓司・永田 真（神戸大）
(15)/ICD 15:05 - 15:30
セキュア半導体システムにおける電源結合網の評価
○眞柴 将・門田和樹（神戸大）・沖殿貴明（SCU）・三木拓司・永田 真（神戸大）
■【VLD】イジングモデル（A会場）（15：45～17：25）
座長：パリジ マチュー（富士通）
(16)/VLD 15:45 - 16:10
イジングモデル係数へのノイズ付与によるイジングマシン高精度化手法
○吉村友和・白井達彦・多和田雅師・戸川 望（早大）
(17)/VLD 16:10 - 16:35
外部磁場の調整によるイジングマシンへの初期解擬似導入手法
○川上蒼馬（早大）・巴 徳瑪・大野乾太郎・八木哲志・寺本純司（NTT）・戸川 望（早大）
(18)/VLD 16:35 - 17:00
イジングマシンを繰り返し用いるイテレーティブアニーリング手法と組合せ最適化問題の評価
○深田佳佑（早大）・パリジ マチュー（早大/富士通）・富田憲範（富士通）・戸川 望（早大）
(19)/VLD 17:00 - 17:25
基底状態の破壊を検出可能な係数分割によるイジングモデルのビット幅削減
○谷地悠太・多和田雅師・戸川 望（早大）
■ 招待講演（A会場）（17：40～18：30）
座長：塩見準（阪大）
[招待講演] More Mooreを切り拓く最先端ロジック設計技術～Design Technology Platform～
○安井卓也（TSMCデザインテクノロジージャパン株式会社）
11月30日(水)
■【VLD】回路モデリングおよびDFM手法（A会場）（09：30～11：10）
座長：今井雅（弘前大）
(20)/VLD 09:30 - 09:55
極低温65nm-CMOS回路設計ライブラリの構築
○阪本利司・宮村 信・船橋一訓・岡本浩一郎・多田宗弘（NBS）・田中貴久・内田 健（東大）・石黒仁揮（慶大）
(21)/VLD 09:55 - 10:20
MTJベース不揮発性フリップフロップの最適ストア時間に関する解析式の提案
○横山大輝・宇佐美公良（芝浦工大）・亀井愛佳・天野英晴（慶大）
(22)/VLD 10:20 - 10:45
LUTベースの光強度推定による高速なSRAF最適化手法
○齊藤颯太・高橋篤司（東工大）
(23)/VLD 10:45 - 11:10
ボロノイ分割と繰り返し改善によるマスク最適化手法
○野中尚貴・小平行秀（会津大）・高橋篤司（東工大）・児玉親亮（キオクシア）
■【ICD】ハードウェアデザイン（B会場）（09：30～11：10）
座長：萩原汐（富士通）
(24)/ICD 09:30 - 09:55
大きさの異なる2つのコプレーナ型静電容量センサを用いた液滴の接触角推定手法
○古田 翼・土谷 亮・井上敏之・岸根桂路（滋賀県立大）
(25)/ICD 09:55 - 10:20
帯域内位相雑音の低減に向けた3次MASH型ΔΣFDCに基づくデジタル位相同期回路の設計
○岩下僚我・徐 祖楽・長田 将・柴田凌弥・熊野 陽・飯塚哲也（東大）
(26)/ICD 10:20 - 10:45
深層学習を用いた高精細動画像向け階層型物体検出システム
○堀川雄生・菅谷 真・吉田錬平・増子和磨・松村哲哉（日大）
(27)/ICD 10:45 - 11:10
ニューロンCMOSインバータを用いたFGC付き4入力可変論理回路のチップ試作とその評価
○伊藤祥磨・西口大嗣・福原雅朗（東海大）
−−− 休憩（ 90分 ） −−−
■ 表彰式（A会場）（12：40～13：20）
■ 基調講演（A会場）（13：20～14：10）
座長：宮村信（ナノブリッジ・セミコンダクター）
[基調講演] More Moore時代をさらに拓くCMOSデバイス技術
○若林 整（東京工業大学）
■【DC】高信頼LSI設計と評価（A会場）（14：20～15：35）
座長：白旭（東北大）
(28)/DC 14:20 - 14:45
遅延検査容易化設計を用いるPUF回路の周囲温度による動作性能調査
○大濱瑛祐・四柳浩之・橋爪正樹（徳島大）
(29)/DC 14:45 - 15:10
3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価
○高見圭悟・四柳浩之・橋爪正樹（徳島大）
(30)/DC 15:10 - 15:35
軽量なワンタイムパスワード認証方式を用いたJTAGアクセス機構のFPGA実装と面積評価
○岡本 悠・馬 竣・王 森レイ・甲斐 博・高橋 寛（愛媛大）・清水明宏（高知工科大）
■【SLDM】設計技術（B会場）（14：45～15：35）
座長：多和田雅師（早大）
(31)/SLDM 14:45 - 15:10
3D Stacked SRAMを活用したHPC向けメモリアーキテクチャの検討
○萩原 汐（富士通）・幸 朋矢（東工大）・吉川隆英（富士通）・遠藤敏夫（東工大）
(32)/SLDM 15:10 - 15:35
マルチコアプロセッサ自動設計ツールFabScalar-RISCVに対応した同期機構の実装と評価
○柏森風介・佐々木敬泰（愛知県立大）
■【RECONF】FPGA応用（A会場）（15：50～17：30）
座長：柴田裕一郎（長崎大）
(33)/RECONF 15:50 - 16:15
FPGAにおける差動信号入力を用いた確率共鳴回路の設計と試作
○塚原彰彦・趙 崇貴・田中慶太・本間章彦・内川義則（東京電機大）
(34)/RECONF 16:15 - 16:40
高速シリアルトランシーバ向けの汎用型ビットエラーテスタの検討
○玉城玖之・長名保範（琉球大）
(35)/RECONF 16:40 - 17:05
敵対的サンプル攻撃対策をVitis-AIで実現するためのモデル量子化手法の実装と評価
○福田悠太・吉田康太・藤野 毅（立命館大）
(36)/RECONF 17:05 - 17:30
穀物の草丈の精密計測を対象とするステレオマッチングのKria SOMによる実装
○中川 諒・山口佳樹（筑波大）・イマン フィルマンシャー（BRIN）
■【VLD】ハードウェアトロイおよびFPGA実装（B会場）（16：15～17：30）
座長：小平行秀（会津大）
(37)/VLD 16:15 - 16:40
FPGA Implementation of Learned Image Compression
○Heming Sun（Waseda U）・Qingyang Yi（UTokyo）・Jiro Katto（Waseda U）・Masahiro Fujita（UTokyo）
(38)/VLD 16:40 - 17:05
消費電力波形の形状を考慮したIoTデバイス異常動作検知手法のFPGAへの適用
○久古幸汰・戸川 望（早大）
(39)/VLD 17:05 - 17:30
ハードウェアトロイの挿入された計算機が齎す誤りの検知と対策
○葛西巧朗・今井 雅（弘前大）
※一般講演：発表20分＋質疑応答5分
発表募集のご案内（終了しました）
原稿締切厳守 ！
- 原稿締切日の24時を過ぎるとシステムに投稿が出来なくなり、発表も取り消しとなりますのでご注意ください。
- 原稿締切までは何度でもご自身でアップロード可能です（締切後は、原稿の差替え（再アップロード）、発表の取り消しもできませんのでご注意ください）。
- フォントが正しく埋め込まれていないといったトラブルもありますので、早めに一度アップロードされることをお勧めします。
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デザインガイア2022
—VLSI設計の新しい大地—
2022年11月28日(月)-30日(水)
ハイブリッド開催（主：金沢市文化ホール[石川県金沢市]，副：オンライン）
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デザインガイア2022
—VLSI設計の新しい大地—
2022年11月28日(月)-30日(水)
ハイブリッド開催（主：金沢市文化ホール[石川県金沢市]，副：オンライン）
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協賛：
IEEE CEDA All Japan Joint Chapter,
IEEE CASS Japan Joint Chapter,
IEEE SSCS Kansai Chapter
IEEE CASS Kansai Chapter
●主催研究会/テーマ
恒例となっております「デザインガイア」を標記日程で開催致します．今年は新型コロナウィルス感染拡大防止の観点から現地開催（＋オンライン）を予定しています．5個の第1種研究会の併催・連催で，今年のデザインガイアのテーマは「More Moore時代を支える半導体設計製造技術」です．また，以下の組み合わせでサブテーマを設定しております．奮って発表をお申し込み下さい．
・IPSJ-SLDM研究会/VLD研究会/DC研究会
「VLSIの設計/検証/テストおよび一般」
・RECONF研究会
「リコンフィギャラブルシステムにおける設計技術および一般」
・ICD研究会
「アプリケーション・ドリブン・システム開発技術（AI実装/画像処理/アルゴリズム/アーキテクチャ）および一般」
●全体講演/招待講演
すべての研究会合同の全体講演，サブテーマごとの招待講演などを多数予定しております．
●発表申込
＊以下のURLよりお申し込みください。
・SLDMにて発表を希望される方
https://ipsj1.i-product.biz/ipsjsig/SLDM/
※SLDM研究会へお申込みの場合、「連絡事項欄」で以下の質問にお答えください。1,2については各種受賞資格の確認のためにのみ使用します。記載がない場合、審査対象から外れる場合があります。
1. 発表者の職種（学生 / 教員 / 企業 / その他）
2. 生年月日（ 年 月 日）
3. ポスター発表（希望する / 希望しない）
・VLD にて発表を希望される方
http://www.ieice.org/ken/program/index.php?tgid=IEICE-VLD
・DC にて発表を希望される方
http://www.ieice.org/ken/program/index.php?tgid=IEICE-DC
・RECONF にて発表を希望される方
http://www.ieice.org/ken/program/index.php?tgid=IEICE-RECONF
・ICD にて発表を希望される方
http://www.ieice.org/ken/program/index.php?tgid=IEICE-ICD
＊同じサブテーマを冠している研究会は，どの研究会にお申し込みいただいても取り扱いは同じになります．
＊発表日のご希望がある場合には備考欄にその旨をご記入下さい．ただし，プログラム編成の都合上，ご希望に沿えない場合もあります．
●発表申込期限：2022年 9月 9日（金）23：59
●原稿提出期限：2022年10月26日（水）23：59 締切厳守
※23時59分を過ぎるとシステムに投稿できなくなります．
締切に遅れると発表キャンセルとなりますのでご注意ください．
また，フォントの埋め込みがされていないとアラートが出ます．
お早目にご投稿くださいますようお願い致します．
●ポスターセッション
デザインガイア2022では以下の要領でポスター発表を募集致します．奮ってご応募下さい．ポスターは現地での発表のみ実施する見込みです．コロナの感染状況および現地参加者の申し込み状況を鑑み，オンラインライブ形式のポスター発表に切り替える場合があります．
日時：11月28日(月)
申込方法：デザインガイア発表申込時に申請(ポスター発表のみの申込は不可)．
表彰: 優秀な発表を表彰します．
●問合せ先
＊ご不明な点は以下のアドレス宛にメールでお問い合わせ下さい．
vld-gaia22 [at] mail.ieice.org
＊各担当窓口
SLDM 川村一志（東工大），今川隆司（明治大）
VLD 宮村信（ナノブリッジ・セミコンダクター），今井雅（弘前大）
RECONF 佐野健太郎（理研），柴田裕一郎（長崎大）
ICD 新居浩二（TSMCデザインテクノロジージャパン），塩見準（阪大）
DC 宮瀬紘平（九工大），白 旭（ナノブリッジ・セミコンダクター）
ローカル 井口寧（北陸先端大）
個人情報について
発表申込・参加申込にてご提供頂いた個人情報は、情報処理学会プライバシーポリシーに則って適切に管理します。同意いただいたうえでお申し込みください。なお、研究会幹事より直接ご連絡させていただく場合もございますのでご了承願います。
参考） 情報処理学会プライバシーポリシー
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