座長： 佐野 健太郎（理化学研究所）

13:10-13:30 講演(1) 【タイトル邦題】 特徴空間事前分割型決定森推論アクセラレータ
Chu　Thiem Van（東京工業大学 科学技術創成研究院 AIコンピューティング研究ユニット 助教）
【原発表の書誌情報】 Thiem Van Chu, Ryuichi Kitajima, Kazushi Kawamura, Jaehoon Yu, Masato Motomura: A High-Performance and Flexible FPGA Inference Accelerator for Decision Forests Based on Prior Feature Space Partitioning, Proceedings of the International Conference on Field-Programmable Technology (ICFPT), pp.1-10 (2021).
【概要】 決定森は複数の決定木から構成されるアンサンブル学習の代表的な手法であり，表形式のデータに対して高い予測精度を有することや説明可能性が高いという特徴があるので注目を浴びている．本研究は決定森の推論処理を木トラバーサルから特徴空間トラバーサルへ変換し，それに基づいて高速で柔軟なアクセラレータアーキテクチャを提案する．アーキテクチャの柔軟性の恩恵により，ローエンドのFPGAボードに実装したアクセラレータでも多彩な決定森を対応することができた．また，最先端のGPU・マルチコアCPUのフレームワークに比べて3倍の高スループット化，131倍の高効率化を達成した．
	【略歴】 2018年東京工業大学大学院情報理工学研究科博士（工学）．北陸先端科学技術大学院大学を経て，2020年4月より東京工業大学科学技術創成研究院助教．計算機アーキテクチャ，再構成可能コンピューティング，機械学習の研究などに従事．
13:30-13:50 講演(2) 【タイトル邦題】 FPGAを用いたフルパイプラインによるバイラテラルフィルタの高速化手法
橋本　信歩（東京大学 大学院情報理工学系研究科コンピュータ科学専攻高前田研究室 学生）
【原発表の書誌情報】 Hashimoto, N., Takamaeda-Yamazaki, S.: An FPGA-Based Fully Pipelined Bilateral Grid for Real-Time Image Denoising, 2021 31st International Conference on Field-Programmable Logic and Applications (FPL), pp. 167-173 (2021).
【概要】 本論文では、エッジを保持しながらノイズ除去を行えるバイラテラルフィルタの、FPGAを用いた高速化手法を提案する。ウィンドウ半径を大きくしても回路規模の増大を抑えられる近似計算手法を用いて、FPGA上で完全にパイプライン化して実装を行った。その結果、GPUやFPGAを用いた既存の手法を上回る計算速度と回路規模を達成した。
	【略歴】 2021年東京大学理学部情報科学科卒業。同年より東京大学大学院情報理工学系研究科コンピュータ科学専攻修士課程に在籍。FPGAを用いた画像処理の高速化技術についての研究に従事。
13:50-14:10 講演(3) 【タイトル邦題】 アルゴリズム・ハードウェア協調設計によるベイジアン畳み込みニューラルネットワークの高速化
藤原　良樹（東京大学 大学院情報理工学系研究科高前田研究室 学生）
【原発表の書誌情報】 Y. Fujiwara and S. Takamaeda-Yamazaki, “ASBNN: acceleration of bayesian convolutional neural networks by algorithm-hardware co-design,” in 32nd IEEE International Conference on Application-specific Systems, Architectures and Processors, ASAP 2021, Virtual Conference, USA, July 7-9, 2021. IEEE, 2021, pp. 226–233.
【概要】 従来のニューラルネットワークにおける不確実性の問題を解決するために，ベイジアン畳み込みニューラルネットワーク(BCNN)が提案されている.しかしBCNNはその性質上，計算速度とエネルギー消費量に課題がある．本研究ではそれを解決する近似アルゴリズムとハードウェアサポートを備えた新しいアルゴリズム・ハードウェア協調設計を提案する.
	【略歴】 2021年 東京大学理学部情報科学科卒業． 2021年 - 現在: マイクロソフトディベロップメント株式会社にて，ソフトウェアエンジニアとしてウェブアプリケーションの開発に従事． 2021年 - 現在: 東京大学情報理工学系研究科コンピュータ科学専攻高前田研究室にて，修士課程学生として深層学習の高速化を行う研究に従事．
14:10-14:30 講演(4) 【タイトル邦題】 Hiddenite: オンチップモデル構築を用いる隠れニューラルネットワーク理論の推論テンソルエンジン
廣瀬　一俊（NEC デジタルテクノロジー開発研究所 ）
【原発表の書誌情報】 Kazutoshi Hirose, Jaehoon Yu, Kota Ando, Yasuyuki Okoshi, Ángel López García-Arias, Junnosuke Suzuki, Thiem Van Chu, Kazushi Kawamura, Masato Motomura, "Hiddenite: 4K-PE Hidden Network Inference 4D-Tensor Engine Exploiting On-Chip Model Construction Achieving 34.8-to-16.0TOPS/W for CIFAR-100 and ImageNet", International Solid-State Circuits Conference (ISSCC), 2022.
【概要】 AIチップは高い電力効率とともに外部メモリアクセスの削減が望まれている。本研究では、隠れニューラルネットワーク理論に基づくハードウェアアーキテクチャを世界で初めて考案し、高い計算効率を達成した。
	【略歴】 2019年北海道大学大学院情報科学研究科修士課程修了。2022年東京工業大学工学院情報通信系修了。同年、日本電気株式会社(NEC)に入社し、デジタルテクノロジー開発研究所にてエッジAIコンピューティングに関する研究に従事。
14:30-14:50 講演(5) 【タイトル邦題】 再帰型ニューラルネットワーク向け列方向行列ベクトル積演算回路のFPGA実現について
中原　啓貴（東京工業大学 工学院情報通信系 准教授）
【原発表の書誌情報】 Zhiqiang Que, Hiroki Nakahara, Eriko Nurvitadhi, Andrew Boutros, Hongxiang Fan, Chenglong Zeng, Jiuxi Meng, Kuen Hung Tsoi, Xinyu Niu, Wayne Luk: Recurrent Neural Networks With Column-Wise Matrix-Vector Multiplication on FPGAs. IEEE Trans. Very Large Scale Integr. Syst. 30(2), pp. 227-237 (2022).
【概要】 本論文では細粒度列方向行列ベクトル乗算（RENOWN）を適用した再構成ニューラルネットワーク用のFPGA実現を議論した。行単位演算の代わりに列単位の行列ベクトル乗算（MVM）を使用して、リカレントニューラルネットワーク（RNN）アクセラレーション用の新しい遅延隠蔽アーキテクチャを提案した。このアーキテクチャは、データの依存関係を排除し、RNN推論システムのスループットを向上できる。さらに、要素ベースの並列処理（EP）とベクトルベースの並列処理（VP）のさまざまな構成を組み込み、大規模な重みを持つ行列を実装可能にする構成可能なチェッカーボードタイリング実装を提案した。これらの最適化により、HWの演算器利用率が向上し、システムのスループットが向上した。提案実装が1秒あたり29.6TOPSを達成でき、他のFPGAベースのアクセラレータと比較し、3.7〜14.8倍のパフォーマンス向上を達成し、HW使用率が最も高くなった。
	【略歴】 2007 年 九州工業大学 博士後期課程 早 期修了、博士(情報工学)取得。同年、九 州工業大学 情報工学部 電子情報工学科 産 学官連携研究員, 2011 年 鹿児島大学 大学 院理工学研究科 工学系電気電子専攻 助教, 2014 年 愛媛大学 大学院理工学研究科 電子情報工学専攻 講師, 2016 年から東京工業大学 工学院 情報通信系 准教授. 2020 年からTokyo Artisan Intelligenceを起業, CEO/CRO兼任. その間, 2012 年オックスフォード大, 2019 年インペリアルカレッジ大に研究員として滞在. ディープラーニング処理専用ハードウェアの研究開発に取り組む。