抄録
CC-004
遅延テストのための高位合成ツールに関する研究
遅延テストのための高位合成ツールに関する研究
近年，半導体集積回路(LSI)の微細化により，LSI回路の設計はますます複雑化している．そのため設計に必要な時間や人手など製造コストの増加が問題視されている．最近では設計の効率化や信頼性の向上について，高位合成の段階から高信頼設計を考慮する研究が行われている．我々はスケジューリングの段階から遅延故障のテスト容易性を考慮した設計を提案した．その結果，後工程での負担を減らし全体の設計コストを削減することができることを示した．しかし，コントロールデータフローグラフを入力としてRTL回路を出力とする一連の設計フローの実装はまだされていない．本研究では，遅延故障のテスト容易性向上を目的とした高位合成ツールの実装を行う．
