Reliability-driven High-level Synthesis Algorithms for Distributed-register SoC Architectures

 半導体の微細化技術の進歩により，電子機器は小型化・高性能化を続けてきた．現在では，CPUやGPU，画像／音声処理ユニット，通信制御ユニットなど，一連の機能ユニットを1チップに収めるSoC（System on a Chip）があらゆる電子機器に組み込まれ，ますます小型で高性能な電子機器が実現されている．SoCに搭載される機能ユニットは今後も多様化していくことが予想され，“SoC設計にかかるコストをいかに削減するか”を考えることが重要となる．効率的なSoC設計を実現するため，CやC++等で記述されたプログラムからハードウェアの回路記述を自動合成する「高位合成」は近年の主要技術のひとつとなっている．

 医療や社会インフラなどの場面で利用されるSoCにおいて，信頼性は最も重要な設計指標のひとつである．半導体素子の微細化はさまざまな恩恵をもたらす反面，SoCの信頼性を低下させる．SoCの信頼性を低下させる要因として「ホットスポット」と呼ばれる局所的・集中的な電力消費に伴う発熱，「ソフトエラー」と呼ばれる放射線粒子衝突に起因する一時的な回路の故障があり，対策が求められてきた．これを受け，ホットスポットやソフトエラーに対処する高位合成の研究が国内外で進められ，ホットスポットの発生しにくい回路やソフトエラーに起因する故障を検出しセキュアに動作する回路が合成可能となった．

 半導体素子の微細化に伴う別の問題として回路遅延に占める配線遅延の増大がある．従来，回路遅延の大部分はトランジスタのON/OFFにかかわるゲート遅延であったため，多くの高位合成技術はフロアプランを考慮に入れず配線遅延を無視して回路を合成していた．しかし，配線遅延の影響が大きい現在，配線遅延を無視した高位合成では配線遅延のために過剰な遅延マージンが必要となり，動作速度が著しく劣化する．これに対し，近年国内外で研究が進められている「レジスタ分散型SoCアーキテクチャ」を導入した高位合成技術は，回路の分割とフロアプランにより高位合成時に配線遅延を見積もり，配線遅延の影響を抑えた高速な回路を合成可能である．

 本研究では第一に，レジスタ分散型SoCアーキテクチャを対象とした熱考慮高位合成手法を確立し，従来のレジスタ分散型SoCアーキテクチャを対象とした高位合成手法と比べて動作速度を劣化させることなくホットスポットの発生を抑えた回路を合成する．筆者が提案する高位合成技術は，高位合成時のフロアプランから配線遅延に加えてホットスポットを見積り，ホットスポットの発生を抑える．博士論文中の計算機実験結果より，従来に比べて最大15.5%ホットスポットの温度削減が達成された．

 本研究では第二に，レジスタ分散型SoCアーキテクチャを対象とした耐ソフトエラー高位合成手法を確立し，従来の耐ソフトエラー高位合成手法と比べて動作速度を劣化させることなく低い回路面積オーバヘッドでソフトエラーに起因する故障を検出可能な回路を合成する．筆者が提案する高位合成技術は，高位合成時のフロアプランから配線遅延に加えて故障検出のために必要な回路の面積を見積り，その面積オーバヘッドを最小限に抑える．博士論文中の計算機実験結果より，従来に比べて最大47%回路の面積削減が達成された．