AMD XilinxのVitis HLSで生成される浮動小数点演算IPは，パイプラインステージ分割による遅延短縮に限界があり，固定的な遅延がクリティカルパスの主因となる．そこで本研究は，高位合成の柔軟性を活かしたソフトIPとして，クリティカルパスである仮数部正規化を高速化する分割型プライオリティエンコーダ構成を提案する．本手法は，複数の小規模なプライオリティエンコーダを並列動作させ正規化処理を高速化することで，実効遅延の大幅な短縮を実現する．Vitis HLS評価の結果，提案構成が正規化ステージの遅延を削減し，浮動小数点加減算器全体の性能向上に寄与することを確認した．