Performance Modeling and On-Chip Memory Structures for Minimum Energy Operation in Voltage-Scaled LSI Circuits

 情報通信技術の急速な発展を背景に，LSIの省エネルギー化が強く求められています．省エネルギー化は，たとえばモバイル用途においてはバッテリー駆動時間の延長につながり，高性能計算用途では二酸化炭素排出量や冷却コストの削減へ直結します．省エネルギー化手法として，規定値より低い電源電圧でLSIを動作させる手法が従来より幅広く用いられています．しかし，電源電圧をトランジスタのしきい値電圧付近まで下げると，半導体製造時に発生するトランジスタの特性ばらつきの影響が顕在化し，その結果LSIの歩留まりが悪化します．歩留まりを保証しながら省エネルギー動作を実現するためには，低電圧動作するLSIの性能ばらつきのモデル化が必須です．本研究ではまず以下の2つの課題に取り組みました．

1. 極低電圧動作するLSIのための遅延ばらつきモデル
 トランジスタの特性ばらつきにより，CMOS論理ゲート単体の伝搬遅延がばらつきます．論理ゲート単体の遅延ばらつき分布が明らかになると，回路を構成する個々の論理ゲートの遅延分布に対してSUMやMAX等の統計演算を繰り返し適用することで，回路全体のクリティカルパス遅延のばらつきを計算することができます．本研究では，さまざまな論理段数・並列数を持ったディジタル回路を対象に，クリティカルパス遅延のばらつきを閉形式関数で精度良く見積もる近似モデルを提案しました．得られたモデルに基づき，プロセッサのパイプライン段数やメモリ読み出し回路を例に挙げ，性能歩留まり（製造台数に対し要求動作速度を満たす回路の割合）を高める低電圧回路構造を解明しました．

2. 極低電圧動作に適したオンチップメモリ構造の解明
 今日のほぼすべてのLSIで用いられているStatic Random Access Memory（SRAM）は，アナログ素子を多用したメモリ素子であるため，極低電圧領域で最も誤動作しやすい回路素子の一つです．本研究では，SRAMの代替としてStandard-Cell Memory（SCM）の研究を行いました．SCMはスタンダードセルのみを用いて設計されたディジタル回路であるため，極低電圧領域での安定動作を保証できる一方，SRAMと比較して大きな面積を必要とします．本研究では，面積効率に特化したSCM専用スタンダードセル構造を提案し，SCMの面積効率改善に取り組みました．65-nmプロセスで試作したチップの測定によりSCMが300mVで安定動作することを確認しました．

 LSIが常に極低電圧動作すると，クロック周波数が数MHzのオーダに制限されるため，利用可能なアプリケーションが制限されます．重い計算を行うときだけクロック周波数とLSIの電源電圧（VDD）をブーストすることで，計算速度と省エネルギー動作を両立できます．本研究では，VDDと同時に，LSIの基板電圧（VBB）も動的に調節する技術を研究しました．VBBスケーリングは，近年の微細プロセスで問題となっている漏れ電流をチップ製造後に制御する手法として注目されています．本研究では，「与えられた要求動作速度のもと，消費エネルギーを最小化するVDDとVBBの組」をMinimum Energy Point（MEP）と定義し，LSIがさまざまな計算負荷に対して常にMEPで動作するための電圧制御技術基礎理論の構築を行いました．消費エネルギーやチップ温度のモニタ回路のモニタ結果をもとに，LSIのMEPを実行時に推定できることを明らかにしました．