Methodology and A Framework for Efficient Design Space Exploration at A System Level

我々の身の回りにある電子機器は，内部にコンピュータを持つ組込みシステムである．組込みシステムはソフトウェアとハードウェアの組み合わせにより実現される．組込みシステムの設計は，おおまかに，システムの全体構成を決定するシステム設計と，それに続くソフトウェア設計およびハードウェア設計に分けられる．本論文は，このなかのシステム設計を支援する設計手法およびツールを提案する．

近年，組込みシステムは多機能化し，それに伴い設計規模が増大してきている．設計規模の増大は，一人の設計者が扱うことのできる規模との間にギャップを生む．これまでも，ソフトウェア設計やハードウェア設計の分野においてギャップは存在し，大きくなってきたが，コンパイラや動作合成ツールなどの設計支援ツールによってそのギャップを埋めてきた．そして近年の組込みシステムの大規模化は，システム設計においてもギャップを発生させており，新しい手法とツールによる支援を必要としてきている．

特に，組込みシステムは，要求された機能を実現するだけでなく，性能，面積および消費電力などの制約を満たすことが求められる．要求される機能や制約を満たすためには，システム設計において，システムを構成する各機能を，複数のプロセッサや専用ハードウェアに適切に配置（マッピング）することが必要となる．

システムレベル設計は，増大する設計規模に対処し適切なマッピングを決定する上での重要な設計手法である．一般的に，システムレベル設計では，まず最初にシステムの機能をモデル化し，次にモデルを用いてさまざまなマッピングを評価する．あるマッピングにおいて制約を満たせないと評価した場合には，モデルの改良およびマッピングの変更を行い，再度評価を行う．制約を満たすマッピングを発見したとき，探索は終了する．

本論文は，システムレベル設計を支援し効率化するための設計手法およびツールフレームワークを提案する．提案するツールフレームワークは，“SystemBuilder-MP”，“協調検証環境”，“システムレベルプロファイラ” および “高速性能見積もりツール” の4つのツールから成る．

本ツールフレームワークを用いた設計手法では，設計者はまず SystemBuilder-MP，協調検証環境，およびプロファイラにより， 実現したい機能を記述したモデルからFPGA（Field Programmable Gate Array）上実装を生成し，実行してプロファイルを得る．高速性能見積もりツールは，FPGA上実装から得られた少数のプロファイルをもとに，何万通りと存在する探索候補を，短時間で評価することができる．

本設計手法では，一度機能モデルを記述し終えた後は，実装生成およびプロファイル取得にあたり，数百行にわたるマッピング依存部分の手設計および手変更が不要となる．さらに高速性能見積もりツールにより，1マッピングあたり1時間かかる実装生成そのものの回数を削減し，大量のマッピングの性能見積もり結果を短時間で得ることができる．