回路の大規模化に伴う設計時間増大への対策の一つとして高級言語をHDLに変換する技術である高位合成が注目されている。高位合成では、ループの構造が回路性能に影響を与える。
ループを多次元スケジュールで表現し、モンテカルロ木探索を用いて探索する方法を検討した。