FPGAを使用した処理は再構成可能であり並列処理が容易である。しかしFPGAはASICに比べて動作周波数が遅い問題がある。この問題を解決するために, 著者らはRTLで設計可能なFPGAを提案してきた。このFPGAはLB, CB, SBの３つのブロックとそれらを接続する配線で構成されている。RTLで設計可能であるためFPGAとASICの協調設計が容易に実現可能である。FPGAにおいてはFPGA上で動作する回路を設計するCADツールが不可欠であるが実現されていない。本論文では, FPGA上のCBのためのCADツールのアルゴリズムを提案し, Pythonを使用してこのアルゴリズムの検証を行う。