2L-07
高位設計と低位設計の違いとFPGA演算性能の関係について
○横野智也,山口佳樹,藤田典久,小林諒平,朴 泰祐,吉川耕司,安部牧人,梅村雅之(筑波大)
FPGA1チップの回路規模が100 万システムゲートを超えた現在,その全ての動作を把握し,RTL(Register Transfer Level)設計により完全な最適化を達成するのは困難になりつつある.そこで,高位記述言語によるHLS(High Level Synthesis) 設計に注目が集まっている.Intel社のIntel SDK for OpenCL,Xilinx 社のVivado HLS およびSDAccel などHLS 設計・開発環境は整いつつある.ここで,データセンターのような多くのユーザが利用しかつ複数のFPGA が並列に動作する環境において,RTL設計のみを唯一の選択肢とし続けることはユーザビリティの点から現実的ではない.一方,高性能演算と言う観点で設計手法をみたとき,HLS 設計のみを選択肢とするのは,現時点では時期尚早と考えられる.そこで本論文では,HDL 設計とHLS 設計の現状を等距離から評価し議論することで,次世代のヘテロジニアス高性能計算およびそこにFPGA が存在する可能性について検討する.

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