C-010
Zynqを用いたFull-PIC法の高速化の検討

◎酒井諒太郎（慶大）・宮島敬明（JAXA）・杉本　成（慶大）・藤田直行（JAXA）・天野英晴（慶大）

衛星に搭載されるホールスラスタは、ホール効果を利用した電気推進エンジンの
ひとつであり、電力の推進エネルギーへの変換効率の高さから近年盛んに研究が行われている。
Full-PIC (Particle-In-Cell)法は、ホールスラスタの高精度な
シミュレーション手法であるが、非常に計算コストが高い。
さらに、コードの構造上GPUによる高速化は適さないために
FPGAを用いた高速化が検討されている。
本研究では、ホールスラスタのシミュレーションの新たな実行環境として、
省電力で低コストなCPU-FPGA密結合アーキテクチャであるZynqを採用した。
また、Zynqの衛星への組み込みを検討した。
そして、高負荷なフェーズの処理をZynq上のFPGAにオフロードした。
FPGAにオフロードした高負荷な処理は、ARMCortex-A9 667MHzと比較して
最大14.31倍の高速化を達成した。
また、フェーズ全体では5.10倍の高速化の達成が見込めた。