◎八田彩希・田中伸幸・重松智志（NTT）

近年、通信用LSIには大量のトラヒックを短時間で処理する高速処理性と、多様な通信サービスに対応可能な柔軟性の両立が強く求められている。ソフトウェアにより、通信プロトコルの追加・変更を行う場合、CPU負荷が増大し、処理速度が追いつかなくなるという課題がある。我々はこの課題に対し、プログラムで機能の追加・変更が可能な再構成可能ハードウェアの適用を検討している。本発表では通信制御プロトコル処理用プログラマブルハードウェアのうち、入力されたフレームのプロトコル種別を解析して処理を行うパーサー回路のアーキテクチャと、シミュレーションにより柔軟性と高速処理性の評価を行った結果について述べる。