情報処理学会 第73回全国大会講演要旨

ループ・イテレーションの投機的並列実行によって、プログラムの
高速化が期待できる。本研究室では、効率的な投機的並列処理を行
う2パス限定投機方式と、同方式による計算を行うアーキテクチャ
PALSを提案した。しかし、ハードウェアとして実装した際に、想定
されなかった問題が生じる可能性があるため、ハードウェアとして
実装し、動作検証を行う必要がある。よって、PALS独自の機構であ
るメモリアクセス機構について、ハードウェア設計を行う。メモリ
アクセス機構を構成する2つの記憶装置の内、1つはハードウェア構
造を検討した上でハードウェア設計を進めており、残りの1つにつ
いても構造の検討とハードウェア設計を行う。