情報処理学会 第79回全国大会講演要旨
1P-05
Genetic Algorithmに基づくBinary Weight可変構造DNNの高速学習ハードウェア
Binary Weight可変構造DNNの高速学習ハードウェアの構成とFPGAへの実装について述べる． 提案手法は以下の利点を持つ．
(1)Weightと同時に構造の最適化もできる．
(2)Wが±1,0のため乗算器が不要であり，FPGA上に 多数の nodeを実装できる．
(3)BPを用いないためAnd, Or, Eorなど任意の関数をnode計算に 用いることができる．
(4)BPを用いないため，全Layerの演算を並列・パイプライ ン処理 することができる．
構造最適化のためにnodeの処理を切換える制御ラインを備えた構成において， 1data/1clockのthrough putを実現した． 動作周波数200MHz, node数128-64-64-2の4層DNNについて，10000データ/1 epoch, 500遺伝子のGAにおいて20世代/sec (10000 epoch/sec) の処理速度が得られる．
(1)Weightと同時に構造の最適化もできる．
(2)Wが±1,0のため乗算器が不要であり，FPGA上に 多数の nodeを実装できる．
(3)BPを用いないためAnd, Or, Eorなど任意の関数をnode計算に 用いることができる．
(4)BPを用いないため，全Layerの演算を並列・パイプライ ン処理 することができる．
構造最適化のためにnodeの処理を切換える制御ラインを備えた構成において， 1data/1clockのthrough putを実現した． 動作周波数200MHz, node数128-64-64-2の4層DNNについて，10000データ/1 epoch, 500遺伝子のGAにおいて20世代/sec (10000 epoch/sec) の処理速度が得られる．
