情報処理学会 第77回全国大会講演要旨

現在のプロセッサにおいて性能向上のボトルネックを軽減するための機構としてキャッシュメモリが搭載されている。
しかしながら、キャッシュメモリの容量の増大によりプロセッサチップ上で占めるキャッシュメモリの消費電力も増大している。
そこで本研究では、キャッシュメモリにおいて頻繁に出現するビット列に着目し、
それらを圧縮することで消費電力の削減を行う。
データアレイには圧縮データとそれを示すフラグを保持させ、1ワード当たりのサイズを小さくする。
この手法によりキャッシュメモリの回路が圧縮された事で1アクセスあたりの消費エネルギーが削減され、
キャッシュメモリ全体の消費電力削減が可能となる。