情報処理学会 第77回全国大会講演要旨

半導体プロセスの微細化に伴い、回路素子の遅延のランダムばらつきの増大が問題になってきている。ばらつきの増大に伴い、最悪値に基づいた設計手法では動作速度の向上が鈍化する恐れがあるためである。そのため、実際の遅延に基づいた動作を実現する手法が提案されている。その一種に、二相ラッチとRazorを組み合わせることによって、動的タイム・ボローイングを可能とするクロッキング方式がある。既に、既存の回路への当クロッキング方式の適用を自動で行うツールの開発が進められているが、FPGA上での実装を前提としているため、実際の回路に適用するには、パスの遅延評価に不十分な点がある。当研究では、回路素子の静的解析を用いることで正確な遅延を求め、実際の回路への適用を検討する。