FIT2019 第18回情報科学技術フォーラム

イベント企画

トップコンファレンスセッション7
コンピュータシステム

9月5日(木) 13:10-15:40
第4イベント会場（一般教育棟 B棟 B41）

座長　福本聡（首都大）

13:10-13:30 講演(1) データベースシステムにおける不揮発メモリ管理方法の提案
大江　和一（富士通研究所 ICTシステム研究所）
【原発表の書誌情報】 Alexander van R., Viktor L., Alfons K., Thomas N., Takushi H., Kazuichi O., Yoshiyasu D., Lilian H., Mitsuru S.: Managing non-volatile memory in database systems, Proc. of the International Conference on Management of Data (SIGMOD), pp.1541-1555 (2018).
【概要】不揮発メモリは、DRAMに近い性能とDRAMと同じくバイトアクセス出来ることに加えてSSDの様な不揮発性を併せ持つ新たなメモリ技術である。そのため、不揮発メモリはコンピュータシステムの性能向上に大きく寄与すると期待されているが、データベースシステムにおいてはこの不揮発メモリをどの様に用いるのが最も効果的なのかは明確になっていない。不揮発メモリを用いたデータベースシステムとして、２つの先行研究が存在する。１つは不揮発メモリを排他的に利用する方法である。例えば、書き込みデータとインデックス構造を全て不揮発メモリ上で管理する方法が相当する。しかしながら、不揮発メモリのレイテンシがDRAMより大きいため、この方法はDRAMのみを用いたデータベースシステムより性能が低下する。そこでもう１つの先行研究は、不揮発メモリの前にページ単位のキャッシュとしてDRAMを用いる方法である。この方法は不揮発メモリのバイトアクセス性を使用しておらず、その結果、不揮発メモリ上の一部のtupleへのアクセスが、そのtupleが属するページ全体のDRAMへの置換を引き起こしてしまい、性能低下を招いてしまう。本研究では、DRAM、不揮発メモリ、SSDを同時に管理可能なバッファマネージャを提案する。提案するバッファマネージャは、高アクセスとなったページをDRAM、中アクセスとなったページを不揮発メモリ、低アクセスとなったページをSSDに配置することが出来、さらにデータベースシステムの性能を最大化する目的でDRAM～不揮発メモリ間に関してはバイト単位でアクセスし、不揮発メモリ～SSD間はページ単位でアクセスを行う。高アクセスとなったページの中で高アクセスとなるtupleは僅かであり、DRAM～不揮発メモリ間のバイトアクセス機能を用いて高アクセスとなったtupleのみの置換を行うことで性能向上を達成した。TPC-CやYCSBなどのOLTPベンチマークで評価を行ったところ、提案するバッファマネージャは全ての既存方式より性能面で上回り、且つ、不揮発メモリを超えるデータベースサイズまで扱えることが分かった。
	【略歴】 1988年九州大学工学部卒業。同年富士通株式会社入社。1992年株式会社富士通研究所に異動。2016年博士（情報科学、九州大学）、現在に至る。ストレージを含むHybrid memoryの研究を行う。また、運用システムから抽出したワークロード分析、及びその結果を用いたメモリ領域活用方法の研究を行う。電子情報通信学会正会員。ACM SIGOPS Professional Member。
13:30-13:50 講演(2) 高バンド幅低遅延Approximate相互結合網
鯉渕　道紘（国立情報学研究所アーキテクチャ科学研究系准教授）
【原発表の書誌情報】 Fujiki, D., Ishii, K., Fujiwara, I., Matsutani, H., Amano, H., Casanova, H., Koibuchi, M.: High-bandwidth low-latency approximate interconnection networks, Proc. of the International Symposium on High-Performance Computer Architecture(HPCA), pp.469-480 (2017).
【概要】ビッグデータ処理などの並列計算は、コンピュータとネットワークが保証する精度を緩和（誤差を大きく）しても結果の大勢に影響せず十分なことが多い。本研究では、情報の価値に応じた許容誤差でデータ転送することで、広帯域低遅延通信を実現するApproximateネットワークを提案し、有効性を示した。
	【略歴】 2003年慶大大学院理工学研究科博士課程修了。博士（工学）。2009年より国立情報学研究所准教授。相互結合網と計算機システムの研究に従事。情報処理学会より論文賞（2008年）、長尾真記念特別賞（2016年）、電子情報処理学会より論文賞（2016年）、科学技術分野の文部科学大臣表彰（若手科学者賞）（2013年）など各受賞。
13:50-14:10 講演(3) ホストスイッチグラフによる高性能相互結合網の設計
安戸　僚汰（広島大学）
【原発表の書誌情報】 Yasudo, R., Koibuchi, M., Nakano, K., Matsutani, H, Amano, H.: Designing high-performance interconnection networks with host-switch graphs, IEEE Transactions on Parallel and Distributed Systems (TPDS), vol.30, no.2, pp.315-330 (2019).
【概要】本論文は、理論研究と実践研究のギャップを埋めるための計算機ネットワークトポロジの新しい設計法を確立する。トポロジを表す新しいグラフとしてホストスイッチグラフを導入し、最適化問題を設定して解くことで、最適に近いトポロジを提案する。
	【略歴】 2014年慶應義塾大学理工学部情報工学科卒業。2019年同大学大学院理工学研究科開放環境科学専攻博士課程修了。博士（工学）。現在、広島大学情報科学部特任助教。2016年度山下記念研究賞、IEEE Computer Society Young Author Award 2018等受賞。情報処理学会、IEEE各会員。
14:10-14:30 講演(4) パケット処理キャッシュにおける応答フローのためのデータ予測
八巻　隼人（電気通信大学大学院情報理工学研究科情報・ネットワーク工学専攻助教）
【原発表の書誌情報】 Yamaki H., Nishi H., Miwa S., and Honda H.: Data prediction for response flows in packet processing cache, Proc. of the 55th ACM/EDAC/IEEE Design Automation Conference (DAC), no.110, pp.1-6 (2018).
【概要】パケット処理キャッシュはルータにおけるパケット処理を高スループット化、省電力化する手法である。本発表では、パケット処理キャッシュにおけるキャッシュミス要因の半数を占める初期参照ミスを、応答フローの予測によって改善するResponse Prediction Cacheについて紹介する。
	【略歴】 2011年慶應義塾大学理工学部卒業。2016年慶應義塾大学大学院理工学研究科博士過程修了、博士（工学）。ネットワーク機器のハードウェア（主にルータのハードウェアアーキテクチャ）に関する研究に従事する。2016年4月より電気通信大学大学院情報理工学研究科助教。情報処理学会システム・アーキテクチャ研究会運営委員、電子情報通信学会コンピュータシステム研究会運営委員。2018年度情報処理学会山下記念研究賞を受賞。
14:30-14:50 講演(5) 低信頼分岐スライス命令の発行優先度を上げることによる性能向上
安藤　秀樹（名古屋大学）
【原発表の書誌情報】 Ando, H.: Performance improvement by prioritizing the issue of the instructions in unconfident branch slices, Proc. of the 51st Annual IEEE/ACM International Symposium on Microarchitecture (MICRO), pp.82-94 (2018).
【概要】本論文では、低信頼分岐スライス命令を発行キュー(IQ:issue queue)から高い優先度で発行させることによって、分岐予測ミスペナルティを減少させ、プロセッサの性能を向上させる方式を提案する。
	【略歴】 1983年大阪大学大学院修士課程修了。同年三菱電機（株）LSI研究所。1996年京都大学工学博士。1997年名古屋大学大学院工学研究科。
14:50-15:10 講演(6) STRAIGHT: レジスタリネーミングのないハザードレスアーキテクチャ
入江　英嗣（東京大学情報理工学系研究科准教授）
【原発表の書誌情報】 Irie, H., Koizumi, T., Fukuda, A., Akaki, S., Nakae, S., Bessho, Y., Shioya, R., Notsu, T., Yoda, K., Ishihara, T., Sakai, S.: STRAIGHT: Hazardless processor architecture without register renaming, Proc. of the Int. Symp. on Microarchitecture, pp.121–133 (2018).
【概要】現行の高性能CPUでは一般に、プログラムに書かれたレジスタ番号からプロセッサ内部の物理レジスタ番号へ読み替えるレジスタリネーミング処理が行われ、パイプライン利用効率を高めている。しかし、一方でこれは命令あたりの処理を増加させ、電力効率や拡張性を妨げる原因となっている。本論文では新しい命令セットによってプログラム中の偽依存を解消し、それによってリネームレスかつ効率的なアウト・オブ・オーダ実行を可能とするアーキテクチャ、STRAIGHTを提案する。アーキテクチャ概要、マイクロアーキテクチャの実現法、新しい命令セットのためのコンパイラアルゴリズムを明らかにし、Coremarkベンチマークを用いた性能評価では従来型のRISCよりも高い性能効率を持つことが示された。
	【略歴】 1999年3月東京大学工学部電子情報工学科卒業。2001年3月東京大学大学院工学系研究科情報工学専攻修士課程修了。2004年3月東京大学大学院情報理工学系研究科電子情報学専攻博士課程修了。博士（情報理工学）。2004年4月～2008年3月独立行政法人科学技術振興機構CREST博士研究員。2008年4月～2010年2月東京大学大学院情報理工学系研究科コンピュータ科学専攻助教（東京大学理学部情報科学科兼担）。2010年3月～2015年3月電気通信大学大学院情報システム学研究科ネットワークシステム学専攻准教授。2015年4月～現在東京大学大学院情報理工学系研究科電子情報学専攻准教授。