抄録

◎松塚　凌・切山亜弓・道畠昂平・雫　　譲・廣瀬哲也・黒木修隆・沼　昌宏（神戸大）

学習型超解像による 4 倍拡大映像出力を実現するアーキテクチャを提案するとともに，その回路規模を削減する手法を提案する。
Verilog-HDL を用いて提案回路の設計を行い，FPGAへマッピングした結果，学習型超解像による 4 倍拡大映像を正常に出力していることを確認した。
また，FPGA へのマッピング結果から，回路規模の評価を行ったところ，提案手法により，辞書探索回路においてレジスタを18.6%，超解像回路全体においてALUTを5.2% ，レジスタを10.4% 削減する効果を確認した。