情報処理学会 第74回全国大会講演要旨

今日まで集積回路の性能は回路の微細化を進めることによって向上されてきた。
しかし近年、集積回路の微細化が物理的限界である原子レベルに達しつつある。
そこで微細化に頼ることなく集積回路の性能を向上させるために、集積回路の
利用効率を高めることで仮想的に大規模な回路を実現し、高性能化をめざす
動的再構成デバイスが提案されている。
我々は動的再構成デバイスに必須である2つの要素、
高速な再構成と大量の再構成コンテキストを両立できる動的再構成デバイスとして、
光再構成型ゲートアレイの研究開発を行なっている。
本稿では、光再構成型ゲートアレイの再構成をさらに高速に行うことができる
差分光再構成手法を用いた0.18 μmCMOSプロセスの新型VLSIを開発したので、評価結果について報告する。