情報処理学会 第74回全国大会講演要旨

半導体の微細化によるばらつきの増加に伴って、従来のワースト値に基づく設計手法は悲観的になりすぎている。
そこで我々は、動的なばらつき対策手法としてのタイミング・フォールト検出と、
2相ラッチを組み合わせることによって、動的タイム・ボローイングを可能にするクロッキング方式を提案する。
本手法によって、動作時にステージ間で回路遅延を融通し、実効遅延に
近い速度で動作させることが可能になり、従来の単相フリップフロップを用いる方式と
比べて、最大で2倍の動作周波数の向上が達成できる。
本稿では、一般的な回路への適用を念頭に置き、
キャリールックアヘッド・アダーを用いたアップ・カウンタへこの方式を適用する。